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IEEE SystemVerilog工作組日前透露,即將對SystemVerilog語言進(jìn)行投票,使其穩(wěn)步邁入2005年9月實(shí)現(xiàn)IEEE標(biāo)準(zhǔn)化的快車道。

SystemVerilog是對IEEE 1364 Verilog語言的一個(gè)重大擴(kuò)展,由Accellera標(biāo)準(zhǔn)組織開發(fā)了數(shù)年。IEEE 1800 SystemVerilog的成果起始于Accellera去年捐獻(xiàn)的SystemVerilog 版本。后來Cadence貢獻(xiàn)了數(shù)據(jù)類型和IP加密技術(shù)。

IEEE將對IEEE 1364 Verilog進(jìn)行單獨(dú)投票,目前該語言正就一些含糊及小錯(cuò)誤進(jìn)行修訂。但長期目標(biāo)是將IEEE 1364和1800合并為一個(gè)單一的語言標(biāo)準(zhǔn),IEEE SystemVerilog工作組主席Johny Srouji表示。

Srouji表示,對IEEE 1800和IEEE 1364的2005版本投票的將于2月22日到3月24日之間進(jìn)行。到8月12日之前,工作組將提交給IEEE的Revcom評審委員會。如果一切順利,兩項(xiàng)提案將于9月23日被批準(zhǔn)為IEEE標(biāo)準(zhǔn)。