發布日期：2022-10-09 點擊率：101
由于線路速率繼續增長，DDR SDRAM在網絡應用中正在被廣泛地采用。不斷增加的系統帶寬要求正在推動存儲器接口速度提高，而成本仍不斷壓低。LatticeEC FPGA系列的專門而靈活的DDR能力使設計者擁有滿足下一代存儲器控制器需求的低成本解決方案。
存儲器已廣泛地應用于當今的電子系統。由于系統帶寬的不斷增加，存儲器技術針對更高的速度和性能進行了優化。結果，下一代存儲器接口的設計變得越來越具有挑戰性。在諸如FPGA的可編程器件中實現高速、高效的存儲器接口對于設計者來說一直是一個主要的挑戰。以往，只有少數FPGA??持能可靠地與下一代高速器件接口的構建模塊，這些FPGA通常是高端的昂貴器件。不過，現在LatticeEC FPGA系列也提供在低成本FPGA結構中實現下一代DDR2、QDR2以及RLDRAM控制器所需的構建模塊、高速FPGA結構、時鐘管理資源和I/O結構。
存儲器應用
存儲器是各種系統的組成部份之一，不同的應用有不同的存儲器要求。對于網絡基礎設施應用，所需的存儲器通常為高密度、高性能和高帶寬，并具有高可靠性；在無線應用中，特別是手機和移動設備，低功率存儲器是很重要的；而對于基站應用，高性能很關鍵。寬帶應用要求存儲器在成本和性能方面有很好的平衡；計算與消費類應用則需要諸如DRAM模塊、閃存卡和其它對成本很敏感的存儲器解決方案，同時要滿足這些應用的性能目標。本文主要討論在網絡和通信中的存儲器應用。
網絡和通信應用需要大的、快速存儲器，完成從小的地址查找到流量修整/監控再到緩沖器管理等各種任務。用于消費應用的價格便宜、成熟的FMP和EDO DRAM通常不適用，因為它采用了較慢的異步方式，且需要時序精確的命令信號來初始化數據轉移。網絡系統架構師一般轉向采用靜態RAM，解決時延問題，但這導致較高的成本。通過去除讀和寫周期間的等待狀態和空閑周期，ZBT SRAM被廣泛地用于改進存儲器帶寬。
最近，系統架構師在網絡基礎設施應用中轉向使用SDRAM，以便減少時延、滿足低成本要求。上述任務的每一個都伴隨一組獨特的需求。例如，低的和中等帶寬的應用要求低時延的存儲器，因此ZBT SRAM是理想的。
圖1：網絡中的存儲器。不同的功能需要不同的方法。
表1：為用于高速網絡應用的存儲器綜合比較。
為用于高速網絡應用的存儲器綜合比較
圖1顯示了典型的網絡架構。在10Gbps，一個讀寫比為1000:1的地址查找可很容易地在DDR SRAM中得到處理。連接列表管理、流量修整、統計收集任務通常具有平衡的1:1讀寫比，需要較高性能的QDR SRAM。另一方面，較大的緩沖存儲器一般在DDR SDRAM中實現。作為DRAM的替代，SDRAM同步存儲器訪問的處理器時鐘用于快速數據傳輸。達到快速是因為SDRAM允許存儲器的一個塊被存取，而另一個塊準備被存取。與DRAM不同，SDRAM采用流動電流而不是存儲電荷，除去了連續刷新的需要。
圖2：LatticeEC FPGA中的專用DQS電路。
兩個新的競爭者進入了高精度存儲器舞臺。快速周期隨機存取存儲器(FCRAM)改進了性能，它采用了流水線操作和隱蔽的預充電技術以減少隨機存取周期時間，高度分段的存儲器核減少了功耗。存儲器核分段為較小的陣列，這樣數據可以被很快地存取并改進執行時間。這些特征使得FCRAM被理想地用作緩沖存儲器，用于諸如交換、路由和網絡服務器等的高速網絡應用中。時延減少的DRAM(RLDRAM)提供SRAM類型的接口以及非多路復用的尋址。RLDRAM II技術提供最小時延并可減少行周期時間，這些特征很適用于要求關鍵響應時間和快速隨機存取的應用，例如下一代10Gbps以及更加高速的網絡應用。
存儲器控制器的挑戰
目前存儲器接口經常要求時鐘速度超過200MHz以滿足線卡和交換卡的吞吐量要求，這是FPGA架構的主要挑戰。PLL是基本的允許控制時鐘數據關系的部件。
下一代存儲器控制器工作在HSTL或SSTL電壓。低電壓電平的擺動是需要的，以便??持存儲器和存儲器控制器的輸入輸出的高速數據操作。對于高速SRAM存儲器來說，HSTL是實際的I/O標準，而對于高速DDR SRAM存儲器，SSTL是實際的I/O標準。
高速差分I/O緩沖器和專用電路的組合能夠在高帶寬下進行無縫讀寫操作，傳統上這屬于高級FPGA的領域。LatticeEC FPGA改變了那個慣例，通過低成本FPGA架構實現了高帶寬存儲器控制器。
表2：為用于高速網絡應用的存儲器綜合比較。
實現高性能的DDR存儲器需要在輸入端的讀操作和在輸出端的寫操作有專用的DDR寄存器結構，LatticeEC提供這個能力。除這些寄存器外，EC器件有兩個單元簡化用于讀操作的輸入結構設計，這兩個單元是DQS延時塊和極性控制邏輯。這兩個塊對于實現可靠的高速DDR SDRAM控制器十分關鍵。由于DQS邏輯的復雜性，用FPGA實現高速存儲器控制器時，設計者會遇到問題。LatticeEC為設計者提供這些專用塊，能夠緩解這個問題。
DLL校準DQS延時塊
源同步接口通常要求調整輸入時鐘，以便用輸入寄存器正確捕獲數據。對大多數接口而言，PLL被用于這種調整。然而對于DDR存儲器，稱為DQS的時鐘是受約束的，因此這種方法不可行。在DDR存儲器接口，DQS與主時鐘的關系會有變化，這是由于PCB上走線的長度和使用的存儲器所引起的。
圖3：DLL校準總線和DQS/DQS轉移分布。
如圖2所示，Lattice DQS電路包括一個自動時鐘轉移電路，用以簡化存儲器接口設計和保證穩健的操作。此外，DQS延時塊還提供用于DDR存儲器接口所需的時鐘對列。來自焊盤的DQS信號通過DQS延時單元送入專用的布線資源。DQS信號也送入極性控制邏輯，用于控制輸入寄存器塊中連至同步寄存器的時鐘極性。
專用DQS延時塊的溫度、電壓和工藝變化由一組校準信號(6位寬的總線)進行補償，它們來自器件兩側的兩個DLL。每個DLL補償器件一半的DQS延時，如圖3所示。DLL用系統時鐘和專用反饋環來補償。這是一個重要的結構特征，因為這個器件不會受到通常其它FPGA嚴格的I/O布局要求的牽制。
極性控制邏輯
對于典型的DDR存儲器設計，延時DQS選通脈沖和內部系統時鐘(在讀周期)之間的相位關系是未知的。Lattice-EC器件含有專用電路在這些域間傳遞數據。為了防止建立和保持時間發生變化，即DQS延時和系統時鐘間的域傳遞，它使用了一個時鐘極性選擇器，這改變了鎖存在輸入寄存器塊中同步寄存器中的數據的邊沿。這需要測定在每個讀周期的起始時刻有正確的時鐘極性。DDR存儲器讀操作前， DQS處于三態(由端接上拉)。起始時刻DDR存儲器驅動DQS為低電平，一個專用電路用于檢測這個傳遞，這個信號用來控制至同步寄存器的時鐘極性。
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