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1 引言

  　  隨著微電子技術(shù)的發(fā)展，寬帶放大器在科研中具有重要作用。寬帶運(yùn)算放大器廣泛應(yīng)用于A／D轉(zhuǎn)換器、D／A 轉(zhuǎn)換器、有源濾波器、波形發(fā)生器、視頻放大器等電路。這些電路要求運(yùn)算放大器具有較高的頻帶寬度，電壓增值。為此，以可編程增益放大器THS7001和可變?cè)鲆娣糯笃鰽D603為核心，設(shè)計(jì)一種可編程寬帶運(yùn)算放大器。該電路增益調(diào)節(jié)范圍為-6～70 dB，步進(jìn)間距為6dB，AGC為60 dB，-3 dB通頻帶為40 Hz～15MHz。矩陣鍵盤設(shè)置增益值、步進(jìn)，點(diǎn)陣液晶顯示實(shí)時(shí)電壓有效值，人機(jī)界面友好，操作簡(jiǎn)單方便。

2 系統(tǒng)總體設(shè)計(jì)方案
    　該系統(tǒng)主要由可控增益放大器、功率放大與峰值檢波、單片機(jī)顯示和控制3大模塊組成。其中可變?cè)鲆娣糯笃饕訲HS7001和AD603為核心。單片機(jī)控制THS7001實(shí)現(xiàn)增益粗調(diào)，并通過(guò)D／A轉(zhuǎn)換控制AD603實(shí)現(xiàn)增益細(xì)調(diào)，從而使總增益在- 6～70 dB的寬頻帶范圍內(nèi)線性變化。前置放大器采用由寬帶電壓型反饋運(yùn)放THS4011構(gòu)成的射極跟隨器，可有效提高輸入電阻；后級(jí)功率放大器采用電流型反饋運(yùn)放AD811，提高系統(tǒng)帶負(fù)載能力。由二極管峰值檢波電路測(cè)量峰值，并通過(guò)A／D轉(zhuǎn)換、D／A轉(zhuǎn)換實(shí)現(xiàn)自動(dòng)增益控制。通過(guò)鍵盤手動(dòng)預(yù)置增益值，LCD實(shí)時(shí)顯示預(yù)置增益值并輸出有效值。其系統(tǒng)總體設(shè)計(jì)框圖如圖1所示。

3 器件選型及理論分析
3．1 輸入級(jí)電路運(yùn)放選型
    　由于該電路噪聲主要取決于第一級(jí)放大器。所以選擇第一級(jí)運(yùn)放成為決定噪聲大小的關(guān)鍵。電壓反饋型(VFB)運(yùn)算放大器具有同相和反向輸人端阻抗基本相同(均為高阻)，低噪聲，更好的直流特性，增益帶寬積為常數(shù)。反饋電阻的取值自由等特點(diǎn)：而電流反饋型(CFB)運(yùn)算放大器則具有同相輸入端為高阻阻，反向輸入端為低阻抗，帶寬不受增益影響，壓擺率更快，反饋電阻的取值有限制等特點(diǎn)。由此看出，CFB放大器適用于那些需要壓擺率快、低失真和可設(shè)置增益而不影響帶寬的電路；而VFB放大器則適用于那些需要低調(diào)電壓、低噪聲的電路。因此選用電壓反饋型運(yùn)放THS4011作為前級(jí)輸入。THS4011是一款高速低噪聲運(yùn)算放大器，其帶寬為290 MHz，壓擺率為310 V／μs，輸入噪聲為

4．2 峰值檢波電路
   　 峰值檢波電路由二極管電路和電壓跟隨器組成。其工作原理：當(dāng)輸入電壓正半周通過(guò)時(shí)，檢波管 VU2導(dǎo)通，對(duì)電容C1、C2充電，直到到達(dá)峰值。三極管的基極由FPGA控制，產(chǎn)生1Oμs的高電平使電容放電，以減少前一頻率測(cè)量對(duì)后一頻率測(cè)量的影響，提高幅值測(cè)量精度。其中Vu1為常導(dǎo)通，以補(bǔ)償VU2上造成的壓降。適當(dāng)選擇電容值，使得電容放電速度大于充電速度，這樣電容兩端的電壓可保持在最大電壓處，從而實(shí)現(xiàn)峰值檢波。
  　  該電路能夠檢測(cè)寬范圍信號(hào)頻率，較低的被測(cè)信號(hào)頻率，檢波紋波較大，但通過(guò)增加小電容和大電容并聯(lián)構(gòu)成的電容池可濾除紋波。而后級(jí)隔離，則增加由OPA277構(gòu)成的射極跟隨器，如圖3所示。

5 系統(tǒng)軟件設(shè)計(jì)
5．1 程序部分設(shè)計(jì)
    　系統(tǒng)軟件設(shè)計(jì)遵循結(jié)構(gòu)化和層次化原則，由一個(gè)主程序及若干子程序構(gòu)成。主程序通過(guò)調(diào)用子程序控制子程序間的時(shí)序，從而使整個(gè)程序正常運(yùn)行。系統(tǒng)軟件設(shè)計(jì)部分由單片機(jī)和FPGA組成。單片機(jī)主要完成讀取鍵值、控制增益和顯示功能。而FPGA則作為總線控制器，管理鍵盤、液晶和A／D轉(zhuǎn)換器與單片機(jī)之間的數(shù)據(jù)交換。以O(shè)uartus II 7．2為設(shè)計(jì)環(huán)境，用Verilog HDL硬件描述語(yǔ)言編程，完成各功能模塊的設(shè)計(jì)，并仿真測(cè)試設(shè)計(jì)好的各個(gè)模塊，再將各個(gè)模塊相互連接。程序以按鍵中斷為主線，以各項(xiàng)功能為分支，圖4為程序流程。