引言
分頻器在CPLD/FPGA設計中使用頻率比較高,盡管目前大部分設計中采用芯片廠家集成的鎖相環(huán)資源 ,但是對于要求奇數(shù)倍分頻（如3、5等）、小數(shù)倍（如2.5、3.5等）分頻、占空比50%的應用場合卻往往不能滿足要求。硬件工程師希望有一種靈活的設計方法,根據(jù)需要,在實驗室就能設計分頻器并馬上投入使用,更改頻率時無需改動原器件或電路板,只需重新編程,在數(shù)分鐘內即可完成。為此本文基于 CPLD/FPGA用原理圖和VHDL語言混合設計實現(xiàn)了一多功能通用分頻器。
分頻原理
偶數(shù)倍（2N）分頻
使用一模N計數(shù)器模塊即可實現(xiàn),即每當模N計數(shù)器上升沿從0開始計數(shù)至N時,輸出時鐘進行翻轉,同時給計數(shù)器一復位信號使之從0開始重新計數(shù),以此循環(huán)即可。偶數(shù)倍分頻原理示意圖見圖1。
奇數(shù)倍（2N+1）分頻
（1）占空比為X/(2N+1)或（2N＋1-X）/（2N+1）分頻,用模（2N＋1）計數(shù)器模塊可以實現(xiàn)。取0至2N之間一數(shù)值X(0< X<2N),當計數(shù)器時鐘上升沿從0開始計數(shù)到X值時輸出時鐘翻轉一次,在計數(shù)器繼續(xù)計數(shù)達到2N＋1時,輸出時鐘再次翻轉并對計數(shù)器置一復位信號,使之從0開始重新計數(shù),即可實現(xiàn)。
（2）占空比為50％的分頻,設計思想如下：基于（1）中占空比為非50％的輸出時鐘在輸入時鐘的上升沿觸發(fā)翻轉;若在同一個輸入時鐘周期內,此計數(shù)器的兩次輸出時鐘翻轉分別在與（1）中對應的下降沿觸發(fā)翻轉,輸出的時鐘與（1）中輸出的時鐘進行邏輯或,即可得到占空比為50％的奇數(shù)倍分頻時鐘。當然其輸出端再與偶數(shù)倍分頻器串接則可以實現(xiàn)偶數(shù)倍分頻。奇數(shù)倍分頻原理示意圖見圖2。
N-0.5倍分頻
采用模N計數(shù)器可以實現(xiàn)。具體如下：計數(shù)器從0開始上升沿計數(shù),計數(shù)達到N-1上升沿時,輸出時鐘需翻轉,由于分頻值為N-0.5,所以在時鐘翻轉后經歷 0.5個周期時,計數(shù)器輸出時鐘必須進行再次翻轉,即當CLK為下降沿時計數(shù)器的輸入端應為上升沿脈沖,使計數(shù)器計數(shù)達到N而復位為0重新開始計數(shù)同時輸出時鐘翻轉。這個過程所要做的就是對CLK進行適當?shù)淖儞Q,使之送給計數(shù)器的觸發(fā)時鐘每經歷N-0.5個周期就翻轉一次。N-0.5倍：取N=3,分頻原理示意圖見圖3。
對于任意的N＋A/B倍分頻（N、A、B∈Z,A≦B）
分別設計一個分頻值為N和分頻值N＋1的整數(shù)分頻器,采用脈沖計數(shù)來控制單位時間內兩個分頻器出現(xiàn)的次數(shù),從而獲得所需要的小數(shù)分頻值。可以采取如下方法來計算個子出現(xiàn)的頻率：
設N出現(xiàn)的頻率為a,則N×a＋（N+1）×（B-a）＝N×B＋A 求解a＝B-A; 所以N＋1出現(xiàn)的頻率為A.例如實現(xiàn)7＋2/5分頻,取a為3,即7×3＋8×2就可以實現(xiàn)。但是由于這種小數(shù)分頻輸出的時鐘脈沖抖動很大,現(xiàn)實中很少使用,本次設計未予以設計。
采用VHDL語言可以實現(xiàn)計數(shù)器的下降沿觸發(fā)翻轉,并且CPLD/FPGA具有可并行執(zhí)行的特性,可以保證兩種不同的觸發(fā)翻轉以及分頻時鐘輸出保持同步,所以上述分頻方法可以基于CPLD/FPGA予以實現(xiàn)。
綜合上述分析,實現(xiàn)多功能分頻器功能的設計框圖如圖4所示。
多功能分頻器的設計與實現(xiàn)
本設計使用第三方EDA開發(fā)工具Protel DXP。該開發(fā)工具支持層次原理圖及VHDL語言混合設計并能進行編譯、時序和功能仿真,支持Xilinx、Altera、Lattice等公司的系列 CPLD/FPGA器件,并且具有設計直觀、層次性好等優(yōu)點。在設計中采用兩級原理圖和底層VHDL語言三級結構來實現(xiàn),使整個的設計以功能模塊化,便于程序修改、功能升級和分頻系數(shù)的設定。對于分頻值的設定采取了軟件設定的方法,即只需在VHDL語言程序中按照自己的需求對相應的參數(shù)作修改、設定,而且設定值的取值靈活。頂層原理圖、次級原理圖分別如圖5、6。
