ot;display: block;">當電信運營商和有線電視業(yè)務(wù)提供商開始向客戶推出決定性的舉措和VoD服務(wù)時,原始設(shè)備制造商正全力開發(fā)基于IP(Internet協(xié)議)的系統(tǒng),包括PON、CMTS、IP DSLAM以及其他的接入和最后一英里設(shè)備。普通的基礎(chǔ)物理層對此使用的是無處不在的以太網(wǎng)技術(shù),目前與高級的QoS覆蓋結(jié)合在一起。工程師正投入更多的努力把交換以太網(wǎng)背板連接到系統(tǒng)線卡,特別是網(wǎng)絡(luò)處理器。系統(tǒng)設(shè)計師常選擇以太網(wǎng)交換機和有獨立特性的網(wǎng)絡(luò)處理器,而很少考慮把這兩者互聯(lián)所帶來的挑戰(zhàn)。工程師僅需要面臨開發(fā)橋、整合解決方案和節(jié)約成本實現(xiàn)設(shè)計的挑戰(zhàn)。由于接口以很高的速率運行,所以還必須關(guān)注功耗。
典型的基于以太網(wǎng)的系統(tǒng)結(jié)構(gòu)由以太網(wǎng)交換機所組成,依次由幾個連接到一連串的基于網(wǎng)絡(luò)處理器的線卡的10Gbps鏈路組成。參見圖1。
在交換10Gpbs系統(tǒng),以太網(wǎng)交換機結(jié)構(gòu)提供一系列XAUI端口。每個XAUI端口有4個的SERDES。這些串行端口通過背板或者中間結(jié)構(gòu)完美地連接到線卡。
有些以太網(wǎng)交換機包括端口交換、流量控制或者用于服務(wù)質(zhì)量要求的地址信息,在原來的以太網(wǎng)標準中沒有服務(wù)質(zhì)量要求的內(nèi)容。為了保持10G線速,這些XAUI端口的運行速率要高于指定的每個通道的速率。運行在的Broadcom HiGig+協(xié)議就是一個例子。運行這些所有權(quán)協(xié)議時,額外的開銷允許客戶開發(fā)自定義的應(yīng)用交換,通過網(wǎng)絡(luò)智能地傳遞通信量。此外,針對基于IP的應(yīng)用,這些交換堆棧協(xié)議具有無約束的可量測性。
擁有網(wǎng)絡(luò)處理器的線卡常用SPI4.2接口。SPI4.2是流行的運行速率可以超過10Gbps的高速并行接口,用于網(wǎng)絡(luò)處理器、通信流量管理器、媒體接入控制(MAC)等。SPI4.2使用并行的16位寬的LVDS發(fā)送和接收源同步接口。為了處理流量控制,在狀態(tài)通道有額外的電路。在SPI4.2鏈路上發(fā)送的數(shù)據(jù)作為一個包,或者猝發(fā)的多個包,并擁有控制頭描述每個猝發(fā)。每個包控制頭還識別與猝發(fā)數(shù)據(jù)相關(guān)的SPI4.2通道。這些位可用來把整個鏈路分割成各種通道。SPI4.2規(guī)范支持每個鏈路多達256個通道。很明顯在SPI4.2和XAUI之間存在著很大的物理和協(xié)議差異。由于這個原因,SPI4.2接口必須橋接到XAUI鏈路。
圖1 :基于以太網(wǎng)的系統(tǒng)結(jié)構(gòu)。
為了將XAUI(或者更快時鐘的XUAI)鏈路連接到SPI4.2接口,要構(gòu)建一個能夠引導(dǎo)數(shù)據(jù)通過4個主要單元的橋。針對XAUI至SPI4.2橋,主要單元為:(1)XAUI SERDES終端；(2)10G MAC；(3)協(xié)議轉(zhuǎn)換邏輯；(4)SPI4.2接口。此外還要有微處理器接口,用來配置每個橋的單元。參見圖2。
圖2:連接到SPI4.2接口的XAUI(或者更快時鐘的XUAI)鏈路。
低功耗、完整特性的XAUI端口
XAUI SERDES塊必須連接到4個數(shù)據(jù)通道。這個邏輯只需要4個接收和4個發(fā)送信號,運行速度非常快但消耗相當大的功率。需要謹慎選擇每個通道消耗大約100mW功率的SERDES。4個SERDES通道中的每一個都要對齊,以保證跨越所有通道的數(shù)據(jù)同步,獲得聚集為10Gbps的波特率。這由XAUI狀態(tài)機來處理。在與SERDES混合的許多器件的物理編碼子層(PCS)中,這個邏輯是很普通的。從4個通道中提取10Gbps的數(shù)據(jù)后,必須以XGMII接口格式化。這是針對10Gbps以156Mhz運行的64位總線,或者針對12Gbps以187Mhz運行。XGMII是標準,用于格式化源于物理層到10G MAC的10Gbps數(shù)據(jù)。利用含有SERDES后緊跟PCS塊的FPGA是理想的,采用這種結(jié)構(gòu)可以直接格式化XAUI數(shù)據(jù)至XGMII。這樣節(jié)省了邏輯并減少了功耗。
低功耗、工程預(yù)制的10GbE MAC
10G MAC邏輯接收XGMII數(shù)據(jù)并提取以太網(wǎng)的幀。首先由10G MAC識別Packet SOP的起始和Packet EOP頭的結(jié)束。由于以太網(wǎng)的數(shù)據(jù)以可變大小的包發(fā)送,MAC必須能夠處理各種大小的包,包括8K長度的超長包。一旦恢復(fù)了數(shù)據(jù),進行CRC校驗保證數(shù)據(jù)的完整性。數(shù)據(jù)進入MAC時,在接收端做這項工作。如果CRC校驗失敗,丟棄壞的幀并建立錯誤標志。在發(fā)送端MAC必須產(chǎn)生CRC碼。MAC還需要保持對數(shù)據(jù)的統(tǒng)計,支持管理信息數(shù)據(jù)庫。此外,10G MAC還有對接收到的包進行地址過濾的功能。可以有幾個過濾選擇,取決于終端用戶的應(yīng)用。允許通過橋的數(shù)據(jù)包,從MAC流出,不經(jīng)過濾,寫入64位寬的FIFO,再送至協(xié)議轉(zhuǎn)換邏輯。
盡管在FPGA中可以實現(xiàn)10G MAC,它們要消耗4千多個LUT,因此消耗許多功率。作為選擇的方法,相對基于FPGA的實現(xiàn),用ASIC工藝的嵌入式10G MAC功率減少50%,這樣就有充裕的FPGA門實現(xiàn)用戶邏輯。
通過SPI4.2橋接到網(wǎng)絡(luò)處理器
以太網(wǎng)包通過10G MAC的地址過濾標準,進入64位FIFO之后,協(xié)議邏輯轉(zhuǎn)換64位寬的FIFO邏輯并在通過它到達SPI4.2接口前把它轉(zhuǎn)換為128位字。在協(xié)議邏輯中的這些FIFO用來控制接收和發(fā)送方向的數(shù)據(jù)流。如果通信發(fā)生擁堵,10G MAC與協(xié)議邏輯一起保證數(shù)據(jù)幀停止。還有一個微處理器接口,可通過各種控制寄存器調(diào)整流量控制。經(jīng)過標準的Ethernet X_ON和X_OFF流控制命令,協(xié)議邏輯控制至10G MAC的流量。于是協(xié)議邏輯間接地轉(zhuǎn)換流量控制到基于SPI4.2的狀態(tài)命令。
SPI4.2有兩個方案在一個鏈路里實現(xiàn)流量控制。第一個是基于credit的流程。對每個通道,credit在鏈路的每一方進行交換。如果接收方信道很擁堵的話,它將不再給予發(fā)送方credit,直到擁堵被清除。第二個流量控制方案是基于狀態(tài)。在此模式,報告排隊的狀態(tài),比如starved或者satisfied,隊列中充滿數(shù)據(jù)時停止傳送。基于狀態(tài)的流量控制用得較多,因為它易于實現(xiàn)。例如萊迪思的SPI4.2至XAUI橋的IP使用基于狀態(tài)的流量控制。
這里是一個流量控制的例子,進入方向是從網(wǎng)絡(luò)處理器到以太網(wǎng)交換機。網(wǎng)絡(luò)處理器完成它的包時,它詢問其狀態(tài)通道的狀態(tài)。可能的狀態(tài)是starved/hungry,或者satisfied,這是由橋內(nèi)的入口FIFO的級和電路板上微處理器接口的流量控制寄存器來決定。倘若不要求流量控制,網(wǎng)絡(luò)處理器初始化傳輸,并傳送包到橋的SPI4.2接收接口。當包進入橋時,進行128到64位數(shù)據(jù)寬度轉(zhuǎn)換,數(shù)據(jù)寫入入口FIFO,具有用戶可編程閾值支持存儲、發(fā)送和切入操作。一旦超過了用戶可編程傳送閾值,將會告知10G MAC一個包有效。于是10G MAC校驗XAUI接口流量控制的狀態(tài),如果無效的話,傳送這個包。在出口方向的流量控制有相似的數(shù)據(jù)流,但是需要將出口FIFO閾值設(shè)置到較高,以便提供SPI4.2通過XAUI的較高帶寬。例如運行HiGig+產(chǎn)生12Gbps的帶寬。然而SPI4.2接口經(jīng)常運行400-500MHz DDR,提供12.8?C16Gbps。因為流量控制邏輯是用FPGA門,以及內(nèi)置存儲器塊來實現(xiàn)的,因此可以提供更加復(fù)雜的方案。
聚集多個以太網(wǎng)通道
上面討論了協(xié)議轉(zhuǎn)換邏輯,其中假設(shè)10Gbps源于單個10G管道。這對于許多到以太網(wǎng)交換機的網(wǎng)絡(luò)處理器來說是足夠了。然而某些設(shè)計中,10Gbps或者12Gbps管道需要分成多個通道。例如如果一個以太網(wǎng)交換聚合12個1Gbps以太網(wǎng)線,也許要求協(xié)議轉(zhuǎn)換邏輯將12Gbps管道分割成12個通道。另外一個例子是線速率超負荷。如果24個鏈路的總帶寬小于12Gbps聚合帶寬,那么或許要分割24個通道。這些額外的通道需要更多的FIFO和邏輯來管理它們。橋的設(shè)計需要考慮配置的類型。無論用一個或者多個通道,數(shù)據(jù)必須通過協(xié)議邏輯先到SPI4.2接口,然后再到網(wǎng)絡(luò)處理器。
SPI4.2功耗與動態(tài)對齊
SPI4.2從FIFO讀數(shù)據(jù)或者寫數(shù)據(jù)至FIFO,于是經(jīng)16位源同步SPI4.2線猝發(fā)數(shù)據(jù)。為了達到很高的可靠的SPI4.2速度,大多數(shù)高性能網(wǎng)絡(luò)處理器進行動態(tài)對齊。動態(tài)對齊接口是數(shù)據(jù)位可以依據(jù)時鐘進行移入。使用動態(tài)對齊時,16個LVDS I/O的每個可以運行達1Gbps,總的最大吞吐量為16Gbps(16x1Gbps)。因為這個接口以這么高的速度運行,它通常要消耗幾瓦,更不用說FPGA中的上千個LUT了。由于有了10GbE MAC,把FPGA與ASIC門做的SPI4.2邏輯相混合是最佳的。嵌入式SPI4.2核節(jié)省了數(shù)千個LUT,并將功耗減少到接近1瓦。
本文小結(jié)
對于許多基于以太網(wǎng)交換機的系統(tǒng),XAUI至SPI4.2橋是必須的。FPGA的價值是提供靈活選擇任何數(shù)量的網(wǎng)絡(luò)處理器和以太網(wǎng)交換器件,提供用戶化的橋接方案,完成聚合多個以太網(wǎng)流,以及在同一器件上實現(xiàn)多個橋。然而因為設(shè)計總要考慮成本,橋接解決方案的低成本,低功耗,消耗很少資源的特點是很關(guān)鍵的。LatticeSCM FPGA系列混合了實現(xiàn)10G MAC和SPI4.2接口的硬ASIC塊。參見圖3。其余的FPGA邏輯和存儲器有足夠的資源來實現(xiàn)橋接功能。要求單個通道SPI4.2至XAUI(或者相關(guān)的基于以太網(wǎng)協(xié)議)橋時,緊湊的17×17mm 256微距球柵BGA封裝的LatticeSCM15 FPGA可以實現(xiàn)整個設(shè)計,功耗低,設(shè)計成本低且尺寸很小。
圖 3:LatticeSCM15 FPGA 結(jié)構(gòu)。
作者:Ted Marena
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萊迪思半導(dǎo)體公司
