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FPGA工具初創公司Hier Design Inc.宣布增強其PlanAhead軟件功能,使其更適合用于ASIC原型。PlanAhead是一種面向復雜FPGA的層次化平面布局和分析工具。

最初發布于2003年7月的PlanAhead抓取FPGA綜合工具生成的EDIF網表,自動或手動將設計分割成層次化的模塊,以發現FPGA設計的優化布局。它輸出面向FPGA供應商布局和布線工具而優化的EDIF網表。

許多FPGA被用于ASIC原型,Hier Design公司如今新增的擴展支持這種功能。其中一個是新型電路圖閱讀器,另一個新特性是讓設計師把IP模塊輸出為硬宏。

據Hier Design的CTO Salil Raje稱,該公司還在開發一種特性,能夠讓設計師創建面向Xilinx FPGA的RPM(Relatively Placed Macros)。預計此項特性將于2004年初面世。

Raje表示,PlanAhead針對層次化布局和布線而構建,實現方便的輸入和輸出IP模塊。

添加了新功能后,IP模塊的平面規劃和布局可被保存并重新包含入新設計內,Raje說。IP模塊能在FPGA內移動,指令即時說明模塊的優化位置。“這項功能是ASIC的一個普通任務,但對于FPGA來說曾經異常困難。”他指出。