發布日期：2022-07-15 點擊率：33
(作者:池安云)
新思(Synopsys)公司為解決IC設計的原型設計問題發布了Design Compiler FPGA (DC FPGA)。這是一套新的FPGA綜合產品,主要面向使用高端FPGA進行ASIC原型設計的設計師。DC FPGA基于Synopsys的Design Compiler技術構建,并與新的Adaptive Optimization(適應性優化)技術相結合,通過一套公用的ASIC和FPGA流程,為設計者實現原型設計提供了一套符合行業標準的增強ASIC解決方案、最佳電路時序效果和最快捷的途徑。
大部分ASIC原型需要利用目前已有的最大規模、最先進的FPGA,這些FPGA極其復雜,設計過程中需要一套類似于ASIC的方法學,而且許多ASIC原型設計FPGA必須以全速運行,而對于無線設計來說尤其如此,因而對時序效果品質(QoR)的要求是十分苛刻的。
除此之外,如果使用不兼容的綜合工具,那么當設計方案在ASIC和原型之間遷移的過程中,設計師在時間消耗和克服易發生錯誤的手法方面將會頗費周折。通常,RTL代碼、綜合約束、腳本以及ASIC IP(知識產權)都必須改變,使得這一步驟變得像另外設計一塊芯片那樣困難。
DC FPGA與Design Compiler的兼容性實現了ASIC和FPGA設計環境的集成。DC FPGA能夠認可與Design Compiler同樣的RTL代碼、約束條件、腳本以及IP庫,并且為Formality形式驗證提供同樣的接口。這樣,ASIC和FPGA流程之間能夠實現無縫遷移,避免了人工的修改,并提供了實現ASIC原型的最快捷途徑。使用DC FPGA 實現原型設計的人員只需進行一次設計,并且他們的原型設計可以從強大的ASIC工具——如Formality、Leda、PrimeTime 和廣泛的DesignWare庫中獲益。
Synopsys設計實現事業部高級副總裁兼總經理Antun Domic說道,“我們有超過40%的客戶正在FPGA中進行ASIC的原型設計,他們面臨的難題就是既要滿足時間方面的要求,同時又要使用與ASIC同樣復雜的FPGA進行設計。將DC FPGA創新的優化技術和能夠與Design Compiler ASIC流程相兼容的設計流程結合起來,設計人員能夠將精力集中于ASIC設計,并能輕松和自發地將其設計目標定位于高性能的原型。”
截至目前,已有超過40家客戶購買了DC FPGA,并已順利完成了20個原型設計。
