發布日期：2022-07-15 點擊率：25
Cadence設計系統公司最近宣布, Agere系統公司目前在它的專用集成電路(ASIC)設計中心接受了由Cadence Encounter RTL Compiler綜合工具提供的網表。
Cadence表示,當Encounter RTL Compiler綜合工具被IP供應商、IC和ASIC設計師應用于整個硅設計鏈時,可提高整個芯片的速度,減少周轉時間,并且幫助客戶獲得最高質量的硅片(QoS)。Encounter RTL Compiler綜合器是Encounter數字集成電路設計平臺的關鍵組件,該綜合也是實現優質硅片必經的關鍵步驟。
據介紹,Encounter RTL Compiler Ultra綜合工具所用的新一代技術通過使用一套著眼于全局的算法,為時序收斂提供全局綜合方案,該算法可最大化挑戰性設計的性能。這種算法能在設計優化的過程中辨認關鍵的影響區域。結果是在更短設計時間周期內獲得設計布線所需的超級網表。它支持Encounter平臺設計所采用的以Cadence整體布線為中心的法則。
“對于每一個設計團隊來說,在更短的時間里用更小的芯片面積獲得更快的芯片速度都是十分有價值的,超級的RTL Compiler使我們的高密度千兆位以太網交換器成為現實,給予我們比預想更短的時序收斂過程,” Agere以太網交換器研發主管Shankar Mukherjee說:“使這一復雜的數百萬門IC在布局和布線之前擁有更多的回旋余地,讓ASIC移交更加順利。”
