發布日期：2022-07-15 點擊率：27
法國新興公司Avertec 在美國新設了辦事處,以推廣它的晶體管級時序和信號完整性技術。對于它的創始人來說,從在巴黎大學做博士研究到全球銷售商業EDA軟件是很大的一步飛越。
Avertec公司正在向歐洲客戶交付HiTas和Yagle工具,前者是一種分層靜態時序和信號完整性分析工具,后者能根據晶體管級描述產生RTL模型。通過設立加州辦事處,這家公司悄然介入了美國市場,而它的合伙創始人兼首席技術官Anthony Lester認為這是非常積極的一個舉動。
“我們已經獲得不少合同,并引起了很多用戶的關注。”Lester表示,“許多公司在定制設計中都遇到信號完整性問題。”不過,從事定制IC設計的人數相當少,這限制了Avertec在任何區域市場的潛在客戶數量。
Lester和首席執行官Karim Dioury在1998年共同創建了Avertec公司,目標是把他們在巴黎大學的研究成果商業化。最初的軟件是由巴黎大學和法國Bull公司聯合開發的,后來Avertec獲得了該軟件的許可權。
Avertec公司的軟件可以處理門級設計。但它更擅長為大型定制設計做晶體管級分析,Lester指出,因為它提供了一種分層設計方法,能處理數百萬個晶體管的設計,而用戶仍可以把設計看成是平面的。
Avertec宣稱,Bull公司使用HiTas和Yagle成功設計了Olympus處理器,而GlobespanVirata公司使用HiTas設計了Columbia處理器。據Lester透露,Avertec公司已經完成歐洲地區的一些重要交易。該公司現有15名雇員,籌集了200萬歐元資金(約合240萬美元)。
現在,Avertec公司已經開設了美國辦事處,而且正在日本尋找可能的分銷商。“我們的主要挑戰與美國市場沒有特別關系。”Lester說,“與業務更相關的是從事定制設計的公司數量。因為EDA已經是一個較小的產業,而定制設計是一個小中之小的市場。”
除此之外,歐洲EDA供應商在進入美國市場時面臨其它挑戰,Lester表示。例如,美國工程師經常希望從已經購買和使用過某個產品的其它工程師那里得到參考意見,但這樣的意見很難從歐洲公司獲得。
資金是另一個問題。“美國公司可以獲得大量風險資金,并花費很多錢做推廣活動。”Lester指出,“而歐洲公司只有少量預算,很難這樣做。”
但Avertec能夠提供其它地區沒有的功能,Lester說。例如,HiTas能通過“透明”的分層方法為多達6,000萬個晶體管的設計提供時序分析,而不會使用“黑盒”方法隱藏細節信息。
除了靜態時序分析外,HiTas還能針對延時和噪聲進行串擾分析。即使在分層設計中,它也能分析串擾,Lester說。HiTas的典型精確度在Spice的幾個百分點之內。“我們支持最新的BSIM 4.3模型以及特定實例的晶體管效應,”Lester表示。
HiTas能夠接受包括Spice、VHDL和Verilog在內的多種網表格式,并能使用.lib庫或預特征化的IP模塊。除了統一的時序數據庫外,它還輸出針對建立和保持故障以及噪聲和延時的定制報告。
Yagle是一種晶體管到RTL的“功能提取器”,它能根據晶體管級描述創建RTL模型。它使用Avertec公司的晶體管級時序技術,但并不要求使用HiTas。
“我們正在向那些需要RTL模型但還沒有獲得該模型的設計師推銷我們的產品,”Lester表示。
HiTas的一年期許可費約為10萬美元,而Yagle的許可費約為2萬美元。
作者:葛立偉
