發布日期：2022-07-15 點擊率：52
Tenison EDA公司首席執行官Martin Harding日前表示,如今的設計師缺乏直接連接寄存器傳輸級(RTL)以實現設計的電子系統級(ESL)模型,這種狀況延滯了ESL設計的更廣泛普及。
在其有關填補設計差距的談論中,Harding指出,真正阻礙ESL應用的是“模型鴻溝(model gap)”。沒有架接ESL和RTL之間的模型,就沒有等效性的保證。Harding補充說,當今大多數ESL模型是手寫的,需要4到6個月來完成驗證。
Harding相信,Tenison的VTOC技術能通過綜合從RTL到更高抽象級模型來填補模型鴻溝。VTOC旨在統一硬件設計和軟件開發,據稱能將現有的RTL IP移入C++和SystemC模型,最終減少總體產品設計時間。Tenison表示,未來產品發布將提供與交易(transaction)級以更高速度協作的模型。
Harding相信,他所領導的這家擁有6年歷史的公司將在幫助業內公司轉移到ESL設計過程中,扮演關鍵角色。
Tenison的VTOC工具包由Generate、Validate和RunTime組成,據該公司稱能促使硬件設計師輕而易舉地將承繼的RTL IP移入到C++和SystemC模型內,并驗證等效性。VTOC據稱能接受Verilog VHDL模型,并自動生成C++模型用于軟件確認和驗證加速,生成SystemC模型用于結構級開發,以及用于IP評估的C++和SystemC模型。一年許可費起價為9.5萬美元。
據Harding稱,填補模型鴻溝對于行業總體良性發展至關重要,因為當前方法過于耗費時間,且成本不菲。
