發布日期：2022-07-15 點擊率：14
隨著半導體工藝節點的不斷演進,為工程師提出了各種各樣而且是越來越艱巨的挑戰。例如,不斷降低的功耗需求,不斷提高的良率,以及越來越快的產品上市時間等。事實上,當前物理設計的復雜度已經遠遠超出了以前的幾代芯片技術的程度。
如何應對這些艱巨的挑戰？新思科技(Synopsys)日前在深圳——剛剛開始的亞洲miniDAC技術巡展暨SNUG2006年用戶大會的第一站上,與ARM、本土廠商代表(如海思半導體)和來自各單位的數百位與會者進行了深入的探討。
為低功率設計創造一個領先的設計環境
在這次大會上,新思科技特別聯手ARM公司,以ARM公司的ARM9功率優化為實例,詳細介紹了新思科技的功率設計工具的具體特點及各種實用技巧。據稱,由于利用新思科技的設計平臺,ARM9的功耗降低了15%,泄漏降低5%左右。
眾所周知,雖然便攜式設備存在電能有限的約束,但功能演進的步伐卻一刻也沒有停止過。另一方面,即便是一般電子設備,隨著人們到資源節約型社會的過渡,也對電能的消耗提出了越來越嚴的約束。所有這些都相應對半導體設計提出了越來越苛刻的要求。
如今,設計界提出了許多設計技術,來應對各方面提出的挑戰。包括:多電壓閾值的電壓島、電壓閾值的動態管理、采用多時鐘、動態控制部分功能區的運行速率、降低泄漏電流等。
但是,所有這些措施都對設計環境帶來了艱巨的挑戰。當采用多電壓閾時,多電壓島使得信號的完整性分析問題大大復雜化,并且還為芯片內電源及功能區的合理布局帶來問題。因為用不同的Vdd島和電壓工作于芯片,究竟該在哪個工作點進行時序分析？這的確是一個難題,因為傳統的靜態時序分析工具是基于單拐點的。現在需要的是那些能處理各種不同電壓、溫度和工藝變異的仿真工具。另外,漏電流在逐步升級的小工藝節點上也面臨很大問題。
基于這些挑戰,新思科技提供了業內領先的門級分析工具——Design Power。在該工具中,可以根據門級網表和用戶自定義的反轉率等各種指標,來估計設計對象的漏電流等各種損耗。工具支持多時鐘、層次化設計,支持多電壓域和多閾值的動態管理,支持各時鐘或各模塊乃至各功能區的運行速度的動態管理。工具中的Power Complier與Design Complier一道,可以在完成面積和速度優化的同時,完成功率優化。
本土廠商相互分享設計經驗
在這次巡回展的深圳站上,深圳的海思半導體和力合電子這兩家本土廠商還獲得了優秀設計論文獎。數家用戶暢談了利用新思科技的仿真平臺開發產品的經驗。
海思半導體的夏晶工程師介紹了該公司利用新思科技的VMT(verification modeling)技術開發的VIP(verification IP)平臺加速SoC芯片的流程經驗。
該公司的這款芯片為中等規模,門數量也已超過百萬,屬消費類SoC。芯片的一個顯著特點就是IP比較多,有來自公司不同部門的,也有來自其他公司的。以ARM9處理器為核心,DSP為協處理器,業務塊較多,另外,還有多達十幾種的豐富接口類型。還有一個苛刻的要求就是驗證時間非常短。
由于芯片的復雜性,必需有一個快速的仿真環境來確定系統的性能。新思科技的VIP提供的AMBAUSBPCI等總線協議BFM和Monitor模型,較好地滿足了使用要求,并達到了較好的實際效果。
這位工程師還特別提到,VIP作為一個開放的貨架式BFM模式,具有豐富的指令并易于調用各種激勵函數,方便地調用和封裝。VIP Monitor具有完整嚴密的總線監測性能,為驗證的結果提供了很大的信心保障。
但夏晶也坦言,由于cache的存在,使得CPU的仿真還存在一些困難。故不得不采用一些迂回的方式。
另外,重慶重郵信科股份有限公司3G研究所利用新思科技的RVM搭建了TD-SCDMA終端SoC芯片的高效驗證平臺。據介紹,利用新思科技的VERA驗證工具和RVM驗證方法學所搭建的驗證平臺,為公司這款芯片提供了充分的前端驗證,確保了芯片的功能正確性。
該研究所利用新思科技的平臺中,采用分層的架構,并結合RVM搭建驗證平臺,平臺上利用了模塊級驗證方法。通過設計合理的模塊驗證文檔,以及根據模塊的功能和協議棧標準來編寫Generator、Transactor等模塊,并根據驗證文檔編寫相應的測試例。在驗證過程中完全采用約束隨機測試和功能覆蓋率驅動技術。從而提高了驗證效率,大大縮短了芯片的開發周期。
實際上,該研究所的這款芯片正是第一顆基于130nm工藝的TD-SCDMA手機芯片——“通芯一號”。借助于新思科技的驗證平臺,保證了芯片的研制成功,并達到了世界領先水平,當然也將促進3G的手機的商業化。
為良率的提高提供新型一體化工具
在這次大會上,新思科技的總裁陳志寬先生宣布,公司為EDA用戶帶來了一款新工具——Prime Yield。
在半導體設計中,可制造性設計的重要性隨著工藝節點的演進變得越來越突出。因為對于小節點而言,任何工藝變異都會對產品的生產帶來致命的影響。所以,設計師需了解工藝變異窗,他們需要來自半導體代工廠的、經過優化的、含有制造參數的庫。為了解決這個問題,新思科技最近推出了專門用于良率改進的DFM工具。
新思科技的DFM工具覆蓋線路很長,從最初的RTL一直延伸到晶圓廠,是業界比較完備的DFM工具。該工具主要包括:
IC Compiler物理設計系統。IC Compiler集物理綜合、時鐘樹綜合、布線、成品率優化和簽核修正于一體,能夠達成很高的設計性能和設計生產率。作為主要特點之一,成品率設計(DFY)將業界首項應用于成品率降低防止和糾正的技術創新加入Galaxy設計平臺。在IC Compiler中,這些DFY創新能夠實現針對成品率、時序、面積、功耗、可布通性和信號完整性進行并發地優化。
PrimeYield LCC平版印刷符合性檢查；
PrimeYield CMP化學機械研磨；
PrimeYield CAA關鍵模塊區域分析等。
另外,新思科技還提出了虛擬IC工廠的概念。此概念是建立在SenTaurus-WorkBench之上的。它集成了Synopsys TCAD各模擬工具的圖形前端集成環境。用戶可以通過圖形界面來進行半導體研究及其制備中工藝模擬和器件仿真的設計、組織和運行。
SenTaurus-WorkBench自動地管理信息流。用戶可以使用數學和邏輯表達公式動態地預先處理模擬輸入。SenTaurus-WorkBench包括一個圖形化的流程模擬編輯工具,它使得用戶可以輕易地建立IC工藝流程以便TCAD進行仿真。該虛擬工廠實現了優化IC制造工藝,縮短產品開發周期和上市時間,令設計更符合制造的要求以便最大限度的提高產量。
通過上述工具集,實現了設計領域與制造環節之間的聯結,可以實現全方位的良率診斷,通過制造加速實現了無縫的流設計,最終加快了產品達到成品率要求的速度。通過更加精確的系統仿真和掃描鏈診斷,以及算法的微調,實現了整個系統精度的改善。通過提高光刻分辨率和降低掩膜成本而提高了成品率。據稱,上述工具已經經過各種驗證,完全可以用于65nm及以下節點的良率設計。
