發布日期：2022-07-15 點擊率：64
Cadence Design Systems公司聯合Tensilica公司共同宣布,Tensilica在支持其鉆石系列和Xtensa IP核的CAD流程中開始支持Cadence公司Encounter RTL Compiler進行全局綜合。Encounter RTL Compiler的全局綜合功能使Tensilica的客戶能夠利用Tensilica公司IP核設計出更小、更快且更低功耗的微處理器產品。
作為Cadence OpenChoice IP計劃成員之一,Tensilica結合Encounter RTL Compiler和其市場領先的IP核處理器,采用自上向下的方法,通過多目標綜合以創造出時序、面積和功耗都優化的設計。
Tensilica身為移動多媒體(音頻和視頻)領域領先的IP核提供商,提供當今市場上最寬產品線的處理器IP核產品,包括現貨可供應的鉆石標準系列和設計工程師完全可配置的Xtensa處理器IP核系列。所有Tensilica處理器IP核都擁有與之相配合的軟件開發工具環境。
Tensilica公司總裁兼CEO Chris Rowen表示,“Tensilica公司深感榮幸能夠為客戶提供Cadence的綜合解決方案。令我們印象最深的是Encounter RTL Compiler易于安裝和使用。使用Encounter技術的Tensilica公司客戶現在可以使用優化的綜合方法來達到SoC設計中功耗-面積的最佳權衡。”
憑借RTL Compiler多目標優化特性,客戶可在面積、速度和性能方面取得顯著優勢。在測試中,Tensilica公司的速度和單元面積分別降低10%和5%。RTL Compiler的全局綜合方案改善了性能、減小了芯片面積、降低了功耗并加快了布局布線的設計收斂時間。
Cadence公司產業聯盟高級副總裁Jan Willis表示,“在一個相當競爭性市場中,Encounter RTL Compiler在我們IP合作伙伴提高其芯片產品質量的工作中起著重要作用。我們很高興和Tensilica合作,共同幫助客戶設計出質量更好、性能更優和功耗更低的產品。”
XL和GXL產品包中已包括帶全局綜合功能的RTL Compiler來滿足客戶設計和成本目標。這項關鍵技術是Candence Encounter數字IC設計平臺的一部分和Cadence邏輯設計團隊解決方案的一個組件。
