le="display: block;">Cadence設(shè)計系統(tǒng)公司與臺灣積體電路制造股份有限公司(T
SMC)日前宣布Cadence正在為TSMC參考流程8.0提供重要功能。這種新的參考流程解決了45納米的設(shè)計難題,為晶粒內(nèi)變異提供了統(tǒng)計時序分析、與自動化的可制造性設(shè)計(DFM)熱點修整,以及新的動態(tài)低功耗設(shè)計方法學(xué)。
參考流程8.0版是TSMC的最新一代設(shè)計方法學(xué),能夠提高成品率、降低風(fēng)險和提高設(shè)計精確度。該流程提供了經(jīng)認定的設(shè)計建構(gòu)模塊的參考,給予設(shè)計師從規(guī)格到出帶的可靠途徑。
Cadence市場部全球副總裁Eric Filseth表示:“TSMC與Cadence一直在不斷創(chuàng)新,這次參考流程8.0也是創(chuàng)新的結(jié)晶。TSMC參考流程8.0是一套面向45納米設(shè)計的完整、整合以及全面的解決方案。豐富的產(chǎn)品和易用的流程是Cadence提供給我們的共同客戶的關(guān)鍵價值?！?
TSMC EDA及IP市場部主管指出,“我們與Cadence緊密合作,解決設(shè)計師在45納米工藝中碰到的復(fù)雜問題。通過我們與Cadence的長期合作,我們能夠為設(shè)計師提供最新的功耗管理、工藝變異分析以及可制造性設(shè)計技術(shù),這些都緊密地結(jié)合到TSMC參考流程8.0中,并集成到TSMC的45納米工藝。”
TSMC參考流程8.0經(jīng)工藝驗證,能夠讓設(shè)計師加快先進45納米設(shè)計,有著低功耗、周期短、質(zhì)量高和制造風(fēng)險低等特點。Cadence在TSMC參考流程8.0中的貢獻基于Cadence Encounter數(shù)字IC設(shè)計平臺和Cadence邏輯設(shè)計團隊解決方案的多種新功能。這些新功能有多種Cadence工具的支持,包括Incisive Design Team Simulator, Incisive Enterprise Simulator 和Cadence SoC Encounter GXL RTL-to-GDS系統(tǒng),其中涵蓋:
·Encounter RTL Compiler
·Encounter Conformal技術(shù)
·Cadence Encounter Test
·Cadence NanoRoute納米布線器
·Cadence Encounter Timing System
·Cadence VoltageStorm功耗分析
·Cadence QRC提取
·Cadence CMP Predictor
·Cadence Chip Optimizer
作為TSMC與Cadence之間長時間持續(xù)合作的一部分,參考流程8.0提供了一個RTL-to-GDS設(shè)計流程,加快了高性能和低功耗設(shè)計的量產(chǎn)時間。該流程提供了全面的方法,通過提供高級設(shè)計法管理功耗解決45納米工藝中的復(fù)雜設(shè)計問題,解決太緊湊的生產(chǎn)參數(shù)、解決功耗漏泄的指數(shù)增長并滿足新的提取要求,以精確預(yù)估IC互連的芯片行為,并同時解決45納米工藝節(jié)點的工藝變異性問題。
這些功能依照RTL到GDS的順序,包括兼容Si2通用功率格式(Common Power Format,簡稱CPF)低功耗流程覆蓋設(shè)計的支持,包括設(shè)計、驗證、實現(xiàn)和分析。低功耗流程能夠降低功耗漏泄,例如電源關(guān)斷(PSO),它不僅需要合成和物理設(shè)計支持,還需要Cadence邏輯設(shè)計團隊解決方案獨有的功能和實現(xiàn)驗證能力。對于新的45納米布線規(guī)則和成品率優(yōu)化布線的更強的支持,是45納米工藝技術(shù)主要解決方案的一部分。
在分析類型中,工藝變異提取、熱分析和熱敏(thermal-aware)漏電分析面向設(shè)計關(guān)注的新領(lǐng)域。Cadence具備新一代SSTA功能的先進異敏(variation-aware)分析工具,現(xiàn)在還包含統(tǒng)計的漏電分析和優(yōu)化,提高對制造效應(yīng)的敏感度。
為進一步提高設(shè)計成品率,TSMC參考流程8.0幫助防止、偵測和糾正成品率限制因素,以及提高工藝視窗和管理變異。Cadence Chip Optimizer搭配Encounter NanoRoute提供了基于效率的成品率優(yōu)化,包括Cadence CMP Predictor的厚度可變性預(yù)測能力,用于基于模型的智能金屬填充(intelligent metal fill)和CMP熱點偵測/糾正。CMP Predictor可與Cadence QRC Extraction搭配使用,解決提取中的厚度變異問題,以及搭配Encounter時序系統(tǒng)進行時序分析。此外,該參考流程提供了有光刻意識的布線,和面向第三方光刻分析工具的界面,用于光刻熱點偵測,以及應(yīng)用Cadence SoC Encounter系統(tǒng)進行自動化熱點糾正。
最后,面向45納米的可測試性設(shè)計(DFT)功能,例如有功耗意識的ATPG、XOR壓縮和高速診斷,完善了Cadence解決方案的主要功能。該參考流程支持面向TSMC的45納米工藝技術(shù)的設(shè)計。
作為對TSMC參考流程8.0的一個重要支持,Cadence還提供了全套兼容CPF的45納米低功耗教程和測試用例,涵蓋模擬、設(shè)計、實現(xiàn)和分析,基于TSMC的參考流程。客戶可以使用這些教程和測試用例觀察實際設(shè)計中所使用的完整流程。
